Содержание Учебника

Введение (Introduction)
Старт Active-VHDL (Starting Active-VHDL)
Рабочее место (The Framework)
Создание Нового Проекта (Creating a New Design)
Окно просмотра Проекта (Design Browser)
Редактирование Кода (Editing Code)
Проверка Синтаксиса (Checking Syntax)
Добавление Файлов к Проекту (Adding Files to a Design)
Создание Top-Level Файла (Creating Top-Level File)
Просмотр Структуры Проекта (Viewing the Design Structure)
Просмотр Локальных Данных (Viewing Local Data)
Моделирование (Simulation)
Добавление Испытательного стенда (Adding a Test Bench)
Запуск Испытательного стенда (Running Test Bench)

 

Введение

Добро пожаловать в самое новое изделие(программу) ALDEC Active-VHDL.

Учебник будет вести Вас через удивительный мир интегрированных VHDL инструментальных средств.

Этот учебник требует элементарных знаний VHDL. Если Вы ими не обладаете, интерактивный - VHDL Учебник будет хорошой отправной точкой. Предварительный просмотр доступен на www.aldec.com.

 

Старт Active-VHDL

Чтобы начать работать с программой обратитесь к Start->Programs->Active-VHDL программной группе и щелкните на метке Active-VHDL. Должен загрузиться Active-VHDL.

Когда процесс загрузки заканчивается, появляется следующий диалог:

 

Убедитесь, что Create new design опция отмечена и нажмите кнопку OK. Запустится New Design Wizard.

 

Рабочее место

Рабочее место Active-VHDL основано на стандартном mfc-подобном. Каждое окно может быть пристыковано, перекрыто или самостоятельно.

 

Основные части активных - VHDL:

 

Создание Нового Проекта

Ввод имени проекта

Легкиий в исользовании New Design Wizard.

Отмете опцию Create new design в диалоге вызваным мастером. Первый диалог позволяет вводить имя проекта и имя каталога, где файлы проекта должны быть размещены.

В Type the design name, введите Tutorial. Также напечатайте, или выберите желательное расположение папки проекта в соответствующем поле.

Нажмите кнопку Next, чтобы перейти к следующей странице.

Нажмите кнопку Cancel, чтобы выйти из New Design Wizard без изменений.

Определение содержания проекта

Следующий диалог позволяет Вам определять содержание проекта, который Вы создаете.

Вы можете:

Выберите Create new source files now опцию.

Нажмите кнопку Back, чтобы повторно ввести имя проекта и каталог.

Нажмите кнопку Next, чтобы продвинуться к следующей странице.

Нажмите кнопку Cancel, чтобы выйти.

Создание исходного файла

В следующем диалоге Вы можете добавлять компоненты. Нажмите кнопку New, и затем введите имя объекта.

Столбец Source Type позволяет Вам выбирать VHDL текстовое описание или графическое описание, использующее Finite State Machine редактор.

Напечатайте Counter и выбирете VHDL Code как источник.

Выберите элемент Counter, и затем нажмите кнопку Ports.

Затем введите описание порта, используя New Design Wizard.

 

Ports Wizard

New Design Wizard - также полезный инструмент для ввода портов.

Нажмите кнопку New и напечатайте имя порта в блоке Name.

Вы можете определять направление порта, используя Port direction.

Если Вы хотите ввести шину, Вы можете устанавливать диапазон в Array Indexes блоке.

Добавьте три порта следующим образом:

После того, как Вы добавили порты, нажмите кнопку Type.

Появится диалог, который позволяет Вам выбирать тип порта.

 

Выберите опцию STD_LOGIC для одиночных портов и STD_LOGIC_VECTOR для шин. Если Вы нажимаете кнопку OK в диалоге Port Type, появится диалог New Design Wizard . Нажмите на кнопку Next, чтобы продвинуться к последней странице.

Принятие свойств проекта

Последний диалог - диалог подтверждения. Ваши свойства проекта отображаются в этом окне. Если они правильны, нажмите кнопку Finish.

Используйте кнопку Back, если параметры настройки неправильны.

Используйте кнопку Cancel, если Вы не хотите создавать новый проект.

Нажмите кнопку Finish, чтобы завершить создание проекта.

Следующий параграф представляет Окно просмотра Проекта (Design Browser).

Окно просмотра Проекта (Design Browser)

Окно просмотра Проекта - окно, показывающее содержание проекта.

В результате предыдущих операций Вы получите следующее окно:

Выберите Counter.vhd файл в Окне просмотра Проекта, чтобы выделить имя исходного файла. Выберете Compile из меню Проекта и наблюдайте за изменениями в окне просмотра Проекта.

Нажмите "+" знак, чтобы развернуть представление.

Окно показывает архитектуры объекта.

Дважды щелкните метку Counter.vhd, чтобы вызвать HDL Editor.

Редактирование Кода

HDL Редактор (HDL Editor)

HDL Редактор - текстовый редактор с VHDL окрашенными ключевыми словами.

Если Вы следовали всем шагам, Вы увидете предыдущее окно.

Сгенерированный код - шаблон, основанный на ваших параметрах настройки порта.

Помощник Языка (Language Assistant)

Давайте описшем структуру "Счетчика".

Откройте Language Assistant используя соответствующую опцию из меню Tools.

Разверните метку Tutorial.

Появятся следующие элементы:

Нажмите на метке Counter.

В этом окне имеется описание процесса VHDL BCD счетчика.

Теперь, мы вставим шаблон в код.

1. Взгляните на окно HDL Редактора и найдите оператор begin в коде Counter.vhd.

2. Поместите курсор на следующей строке после оператора begin в блоке архитектуры.

3. Выбирает метку Counter в дереве Language Assistant.

4. Использование Use из меню.

5. Шаблон немедленно будет помещен в месте, выбранное на шаге 2.

 

Добавление библиотеки

Отредактированный код требует, чтобы некоторые дополнительные пакеты были включены.

Следующая строка должна быть добавлена после use IEEE.std_logic_1164.all:

use IEEE.std_logic_unsigned.all;Результат:

Результат:

Вы только редактировали модуль "Счетчика". 

Проверка Синтаксиса

Вызовите окно Design Browser, выберите Counter.vhd и нажимают правую кнопку мыши. Выберите опцию Compile из меню.

Если имеется ошибка, пиктограмма станет желтой, строки с ошибкой будуты подчеркнуты, и VHDL консольное окно будет содержать описание ошибки.

Если Вы хотите видеть как отображаются ошибки, удалите первый символ из библиотечной инструкции и запустите кампиляцию.

Заново напечатайте символ, чтобы вернуться к предыдущему состоянию.

 

Добавление Файлов к Проекту

Чтобы добавлять файл, Вы должны дважды щелкнуть Add New File в дереве просмотра Проектов. Следующий диалог, появляется, спрашивая Вас о способе добавления файла к проекту.

Выберете опцию Create VHDL Source File Using Wizard, и затем нажмите OK.
Появится
New Source File Wizard.

Нажмите кнопку Next.

В окне мастера напечатайте Decoder как имя файла.

Нажмите кнопку Next, чтобы продвинуться к следующей странице.

Введите порты как показано в окне. Выберите тип STD_LOGIC_VECTOR для каждого порта.

Нажмите кнопку Finish, чтобы завершить операцию.

Design Browser показыжет:

Мы создали два отдельных проекта, содержащиеся в "Counter.vhd" и "Decoder.vhd" файлах.

Прассмотрите исходный текст Decoder.vhd, который открыт в HDL Редакторе.

Теперь, мы заполним шаблон архитектуры, используя Language Assistant.

В окне Language Assistant, перейдите к элементу Tutorial, и выберите метку Decoder.

Поместите курсор в блок architecture после инструкции begin в HDL Редакторе, выберите метку Decoder, и выберите Use из меню.

Содержание окна должно быть следующим:

 

Создание Файла Верхнего уровня

Двойной щелчок на пиктограмме Add New File, размещенная в Design Browser, чтобы создать новый пустой VHDL файл.

Выберите опцию Create Empty VHDL Source File в диалоге Add New Filе. После того, как Вы нажмете кнопку OK, VHDL код будет создан.

Вызовите Language Assista, и найдите метку Top.

Выберите Use из меню, чтобы вставить шаблон в код.

Идите к меню File, и выберите опцию Save As.

Сохраните файл как Top.vhd.

Вызовите меню Design, выберите команду Add files to design и добавте файл к проекту.

Содержание Design Browser после вышеупомянутых операций показано ниже:

Содержание HDL Editor:

Давайте теперь перекомпилируем весь проект.

Используйте опцию Compile All in Folder.

 

Просмотр Структуры Проекта

Затем, Вы должны определить ваш top-level объект.

Нажмите кнопку раскрытия списка, чтобы видеть доступные пары архитектуры объекта. Выберите метку "top-structure".

Вы можете делать ту же самую операцию, выбирая метку "top-structure" в дереве и выбирая опцию Set as Top-Level, доступную в контекстном меню. Вы можете также использовать команду Settings, доступную под меню Design. Отобразится диалог Design Settings, в котором Вы можете выбирать top-level объект на вкладке Top-level Selection.

Обратитесь к Design Browser и выберите вкладку Structure:

Вкладка Structure показывает структуру проекта.

В Верхнем проекте, который имеет атрибут Корня, имеются два компонента названные: Counter и Decoder.

Каждый из этих компонентов имеет один процесс, который показывается в дереве. Также показываются все используемые пакеты.

 

Просмотр Локальных Данных

Каждый модуль проекта может содержать порты, сигналы и переменные.

Active-VHDL обеспечивает простой просмотр через данные модуля.

Если Вы нажимаете вкладку Structure окна Design Browser, локальные данные будут отображаться в нижней области окна .

Давайте проверим наш проект.

 

Моделирование

Начало моделирования

Чтобы начать моделирование, Вы должны сначала инициализировать моделирующее устройство, используя опцию Initialize Simulation из меню Simulation.

После того, как моделирующее устройство было инициализировано, Вы должны открыть новое окно Waveform. Нажмите кнопку инструментальной панели New Waveform.

.
Новое окно Waveform появится.

Сигналы для моделирования могут быть добавлены, используя перетаскивание.

На вкладке Structure Окна Design Browser Вы должны выбрать компонент, чей порты, Вы хотите наблюдать и просто держа левую кнопку мыши, перетащите его в левую область окна и отпустите кнопку.

Следуйте за процедурой, описанной выше, чтобы перетащить все порты компонентов Счетчик и Декодер к окну формы сигнала.

Если Вы хотите удалять сигнал, выберите его, и нажмите правую кнопку. Появится Меню содержащее Удаляющийся элемент. Выберите эту опцию, чтобы удалить сигнал.

Трэкинг исходного Кода

Active-VHDL позволяет двигаться по коду в течение моделирования шага. Окно кода автоматически открывается после того, как кнопок моделирования была нажата.

Имеются три команды для моделирования шага:

Команда Simulation /Trace Into выполняет инструкцию SINGLE VHDL. Если встречается подпрограмма, выполнение переходит в тело подпрограммы.

Команда Simulation /Trace Over выполняет инструкцию SINGLE VHDL. Если встречается подпрограмма, то пропускается тело подпрограммы.

Команда Simulation /Trace Out завершает в настоящее время выполненную подпрограмму. Если подпрограммы вложены, команда завершает только самую внутреннюю подпрограмму

Инструкция, которая должна быть затем выполнена, окрашена в желтый.

Нажмите одну из двух кнопок инструментальной панели: View Watch Window и View Processes Window для просмотра дополнительных окон – Watch и Processes.

Окно Processes показывает состояние процессов проекта.

Окно Watch дает возможность Вам исследовать значения сигналов и переменных в течение моделирования.

Назначение стимуляторов

Перейите к левой области окна Waveform, и выберите сигнал CLK. Нажмите правую кнопку, чтобы вызвать контекстное меню.

Выберите элемент Stimulators.

Появится следующее окно:

Выберите элемент Clock из блока Stimulator type в диалоге Stimulators:

Поместите указатель в блок Частоты, и установите значение 50 МГЦ.

Нажмите кнопку Apply, чтобы назначить стимулятор.

Теперь, выберите RESET в окне Waveform, и затем выберите элемент Formula из блока Stimulator type в диалоге Stimulators.

Когда диалог появится, напечатайте выражение формулы следующим образом:

 

Нажмите Apply, и затем Close.

Давайте промоделируем!

Вы можете выполнять или одиночное моделирование шага, которое является полезным для отладки исходного текста, или непрерывного моделирования, для высокоскоростного анализа проекта и сравнения результатов. См. изображение ниже:

Выполните несколько шагов моделирования, щелкая на кнопке Trace Over. Нажмите кнопку Run For.

Вы получите следующие результаты на вкладке формы сигнала.

Шина Вывода может быть расширена, щелкнув на знаке "+" рядом с меткой.

Вы можете нажать, например, Decoder.vhd вкладку в HDL Редакторе, чтобы увидеть отлаживаемый код.

Закончите моделирование, используя опцию End Simulation в меню Simulator.

 

 

Добавление Испытательного стенда

В этой главе Вы добавите испытательный стенд, который является средой тестирования для нашего проекта.

 

Запуск Испытательного стенда

Испытательный стенд содержит компоненты, которые управляют входной информацией, чтобы получить результаты.

Чтобы выполнять эти шаги, Вы должны сначала удалить сигналы из окна Waveform, потому что испытательный стенд будет управлять входом Часов и входом Сброса отдельно.

Затем добавьте их обратно, перемещая компонент Project: Верхняя часть окна Waveform.

Вы должны только нажать кнопку Run Time несколько раз.

Результаты:

Спасибо за использование Active-VHDL !